Rosler MURR2 Schunk

Osvěží nová generace 3D tranzistorů Mooreův zákon?

Studie predikující vývoj polovodičových čipů do roku 2025 (International Technology Roadmap for Semiconductors – ITRS), vydaná konsorciem skupin výrobců průmyslových polovodičů předpovídá, že Mooreův zákon bude v příštím desetiletí obnoven přechodem z technologie CMOS na 3D Power Scaling, a zvyšováním výkonu pomocí 3D technologií. 

 
Stěžejním faktorem je vývoj nového typu nízkonapěťových výkonových tranzistorů, které bude možné vyrábět do trojrozměrné struktury. Podle zmíněné zprávy (na www.itrs2.net/itrs-models-and-papers.html) by tato technologie mohla dokonce urychlit tempo Mooreova zákona za jeho dosavadní hodnoty zdvojnásobování výkonu ve dvouletém rytmu.

CMOS tranzistory nelze zmenšovat donekonečna
Základní myšlenkou nové tranzistorové post-CMOS technologie není zvyšování hustoty zařízení na čipu cestou zmenšování designu tranzistorů pomocí neustálého zdokonalování litografických technik, ale tím, že přesouvá výrobu polovodičů z 2D platformy na 3D. Využívá i nové typy tranzistorů, které jsou energeticky účinnější než dosavadní generace založené na konvenčních CMOS.
„Jak se tranzistorové prvky přibližují řadu 10 nm, unikající proud se stává stále větším problémem a lze předpokládat, že kolem období 2020-2025 budou parametry těchto zařízení zredukovány na několik málo nanometrů a další zmenšování se stane nemožným," konstatují autoři studie. Ale zatímco problém úniku vede ke konci fyzického smršťování tranzistoru, využití třetího rozměru zachová koncepci Mooreova zákona zvýšení hustoty tranzistorů na ploše, při zachování odpovídajících nákladů a výkonnostních výhod vyplývajících z konstrukce monolitických zařízení.
Koncept 3D Power Scaling se liší od způsobu, jakým jsou 3D polovodičové produkty řešeny dnes. Pozdější přístup vychází ze stohování více 2D struktur do trojrozměrných obalů s použitím průchozích křemíkových prvků (vias -TSV) pro integraci jednotlivých přístrojů. Tato technologie se používá ke konstrukci 3D obrazových senzorů a 3D DRAM systémů jako jsou např. Hybrid Memory Cube (HMC) a vysokopropustné paměti High Bandwidth Memory (HBM). Zahrnuje to četné výzvy, mezi něž patří hlavně správné zarovnání vrstev a řešení spojené s výstavbou zařízení z více plátků. 3D Power Scaling se vyhýbá těmto úskalím, protože tranzistory jsou ve vertikální poloze a poskládány správným způsobem v jediném výrobním procesu.
Taková technologie je již využívána při výrobě 3D NAND flash pamětí. NAND technologie se v měřítku pod 20 nm již stala mimořádně obtížným procesem a vyžaduje náročná schémata opravy chyb, aby se vyrovnala s trvanlivostí a problémem poškození dat. 3D čipy vyráběné firmami Micron, Intel, Toshiba a Samsung používají 32 až 64 vertikálních vrstev, a jsou schopny vytvořit zařízení, na která lze uložit půl terabitu dat. Z nich lze zkonstruovat standardní SSD flash disk, který může dosáhnout kapacity až 10 TB úložného prostoru, a pravděpodobně i více. V projektech vývojářů jsou již připraveny koncepty zařízení se stovkou vrstev a 1 TB úložného prostoru pro data, a výrobci flash systémů slibují zařízení s větší hustotou i kapacitou, a navíc levnější. Autoři studie ITRS věří, že se tato zařízení v nadcházejícím desetiletí stanou v průmyslu obecně používaným standardem a rozšíří se postupně do všech polovodičových zařízení, včetně procesorů. Poukazují i na další výhodu 3D konfigurace: v konceptu 3D Power Scaling může mít logický blok paměť, registry a další související obvody umístěné v rovinách bezprostředně nad a pod ním, což by výrazně snížilo vzdálenost propojení linek, kterými musí data cestovat a také by bylo možné výrazně zvýšit jejich průřez a snížit zpoždění šíření signálu.

Nová řešení na dohled
Zpráva ITRS předpokládá ústup od tradičních CMOS produktů ve prospěch tranzistorových technologií s nízkou spotřebou energie, jako jsou tranzistory řízené efektem tunelového pole (TFET) a tranzistory založené na elektronovém spinu, které mohou pracovat při podstatně nižším napětí než CMOS verze, a vykazují velmi malý unikající proud. Jak TFET tak i spinové tranzistory jsou ve fázi výzkumu, ale autoři ITR předpokládají vzhledem k pokroku v obou těchto oblastech jejich zavedení do výroby během příštího desetiletí.
Jedním z možných omezení by mohla být produkce tepla, protože 3D struktury nabízí pro dané množství energie menší plochu. Použití tranzistorů o nižším výkonu může do jisté míry tento problém zlepšit, ale protože počet svislých vrstev narůstá, budou zařízení zřejmě vyžadovat vnější (nebo možná vnitřní) chladicí mechanismy.
Ačkoli zpráva ITRS se vyhýbá kvantitativním prognózám o tom, jak nákladné polovodiče budou a jak by v rámci 3D škálování měl růst jejich výkon, jsou autoři optimisté v tom, že rozšiřitelnost pomocí třetího rozměru urychlí úroveň hustoty tranzistoru nad tradiční trend Moorova zákona. 

 
Publikováno: 30. 11. 2016 | Počet zobrazení: 1291 článek mě zaujal 247
Zaujal Vás tento článek?
Ano